//`timescale 1ns / 1ps
//--xuezhen编码原版--rexiyz 20210686 增加中文注释、输出汉化逻辑
//与C语言中的预编译指令一样，Verilog HDL也提供了大量的编译器指令。通过这些预编译指令，使得厂商使用他们的EDA工具解释Verilog HDL模型变得相当容易。将以“`”（重音符）符号开始的某些标识符看作编译器指令。在Verilog HDL代码中，特定的编译器指令在整个编译过程中均有效，即编译过程可跨越多个文件，直到遇到其他编译指令为止。
`define ZERO_WORD  64'h00000000_00000000    //64位宽十六进制（用h表示）
`define REG_BUS    63 : 0   //64位宽
`define INST_ADD   8'h11//8'h11即8位宽十六进制11，8位太宽好像没必要，8'h11等于7'b0010001即7位宽二进制0010001，以后都写成二进制，而且riscv cpu的ADD二进制机器指令是7'b0110011，助教写错了，还说是她自己规定加法操作码是11，别人可以改，这有点混淆视听了，原版分支就保留demo代码不多做修改，以便以后查询